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文档简介
计算机组成原理课后习题答案(白中英第四版)
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第一章
1.模拟计算机的特点是数值由连续量来表示,运算过程也是连续的。数字计算机的主
要特
点是按位运算,并且不连续地跳动计算。模拟计算机用电压表示数据,采用电压组合和
测量值的计算方式,盘上连线的控制方式,而数字计算机用数字0和1表示数据,采用数
字计数的计算方式,程序控制的控制方式。数字计算机与模拟计算机相比,精度高,数据
存储量大,逻辑判断能力强。
2.数字计算机可分为专用计算机和通用计算机,是根据计算机的效率、速度、价格、
运行
的经济性和适应性来划分的。
3.科学计算、自动控制、测量和测试、信息处理、教育和卫生、家用电器、人工智
能。
4.主要设计思想是:存储程序通用电子计算机方案,主要组成部分有:运算器、逻辑
控制
装置、存储器、输入和输出设备
5.存储器所有存储单元的总数称为存储器的存储容量。每个存储单元都有编号,称为
单元
地址。如果某字代表要处理的数据,称为数据字。如果某字为一条指令,称为指令字。
6.每一个基本操作称为一条指令,而解算某一问题的一串指令序列,称为程序。
7.取指周期中从内存读出的信息流是指令流,而在执行器周期中从内存读出的信息流
是指
令流。
8.半导体存储器称为内存,存储容量更大的磁盘存储器和光盘存储器称为外存,内存
和外
存共同用来保存二进制数据。运算器和控制器合在一起称为中央处理器,简称CPU,它
用来控制计算机及进行算术逻辑运算。适配器是外围设备与主机联系的桥梁,它的作用相
当于一个转换器,使主机和外围设备并行协调地工作。
9.计算机的系统软件包括系统程序利应用程序。系统程序用来简化程序设计,简化使
用方
法,提高计算机的使用效率,发挥和扩大计算机的功能用用途;应用程序是用户利用计
算机来解决某些问题而编制的程序。
10.在早期的计算机中,人们是直接用机器语言来编写程序的,这种程序称为手编程
序
或目的程序;后来,为了编写程序方便和提高使用效率,人们使用汇编语言来编写程
序,称为汇编程序;为了进一步实现程序自动化和便于程序交流,使不熟悉具体计算机的
人也能很方便地使用计算机,人们又创造了算法语言,用算法语言编写的程序称为源程
序,源程序通过编译系统产生编译程序,也可通过解释系统进行解释执行;随着计算机技
术的日益发展,人们又创造出操作系统;随着计算机在信息处理、情报检索及各种管理系
统中应用的发展,要求大量处理某些数据,建立和检索大量的表格,于是产生了数据库管
理系统。
11.从第一至五级分别为微程序设计级、一般机器级、操作系统级、汇编语言级、高
级
语言级。采用这种用一系列的级来组成计算机的概念和技术,对了解计算机如何组成提
供了一种好的结构和体制。而且用这种分级的观点来设计计算机,对保证产生一个良好的
系统结构也是很有帮助的。
12.因为任何操作可以由软件来实现,也可以由硬件来实现;任何指令的执行可以由
硬件完成,也可以由软件来完成。实现这种转化的媒介是软件与硬件的逻辑等价性。
13.(略)1
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第二章
1.(1)35
64
35
640.43(8)0.100011
[35
64]原11000110
[35
64]补10111010
[35
64]反10111001
[35
64]移00111010
(2)23
1280.134(8)0.001011100
[23
128]原00010111[23
128]补00010111[23
128]反00010111[23
128]移10010111
(3)-127
-127=-7F=-1111111
[-127]原=11111111
[T27]补=10000001
[T27]反=10000000
[T27]移=00000001
(4)[-1]原=10000000
[-1]补=10000000
[T]反=11111111
[T]移=00000000
(5)-1=-00000001
[T]原=10000001
[-1]补=mimi
[t]反=mimo
[T]移=011111112
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2.[x]补=aO.ala2„a6
解法一、
(1)若aO=0,则x>0,也满足x>-0.5
此时al-a6可任意
(2)若aO=1,则x<=0,要满足x>-0.5,需al=1
即aO=1,al=1,a2fa6有一个不为0
解法二、
-0.5=-0.1(2)=-0.100000=1,100000
(1)若x>=0,则aO=0,al-a6任意即可
[x]补=x=aO.ala2„a6
(2)若x<0,则x>-0.5
只需-x<0.5,-x>0
1]补=-x,[0.5]补=01000000
即[-x]补<01000000
a0*al*a2a6101000000
a0*al*a2a600111111
a0ala2a611000000
即aOal=11,a2fa6不全为0或至少有一个为1(但不是“其余取0”)
3.字长32位浮点数,阶码10位,用移码表示,尾数22位,用补码表示,基为2
(1)最大的数的二进制表示
E=111111111
Ms=0,M=11„1(全1)
表示为:10个21个
即:2291(1221)
(2)最小的二进制数
E=111111111
Ms=1,M=00„0(全0)(注意:用10….0来表示尾数一1)
表示为:11„1100„0
10个21个
即:2291(1)
EsEi-*£9MsM20Mo
3
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(3)规格化范围
正最大E=11„1,M=11„1,Ms=0
10个21个
即:2291(1221)
正最小Ms-0
10个20个
即:22921
负最大Ms=1
10个20个
(最接近0的负数)即:229(21221)
负最小E=11„1,M=00„0,Ms=1
10个21个
即:2291(1)2511
规格化所表示的范围用集合表示为:
[9
22921,
221(1221)][2291(1)2511,229(21221)]
(4)最接近于0的正规格化数、负规格化数(由上题可得出)
正规格化数E=00,,0,M=100„0,Ms=0
10个20个
22921
负规格化数E=00„0,M=Ms=1
10个20个
229(21221)
4
EsMsMsMo
(1)27
640.0110110.1101121
阶补码:111
尾数补码:011011000
机器数:111011011000
(2)27
640.0110110.11011021
阶补码:111
尾数补码:100101000
机器数:1110001010004
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5.(1)
[X]补=0011011
[y]补=+1101011
OOOO110
[x]补=1101010
[y]补=+1111111
11OIOO1
[x]补=00.1101I
[y]补=-hOO.11111
01.11010
[x]补=00.101II
[y]补=-bl1.00101
11.11100
[x]补=00.1I01I
[y]补=+00.10011
0LOI110
11011
*11111
11011
11011
11011
11011
11011
1101000101
00110II
+OOOOOI1
-001i1I0
x+y=0.11110
无溢出
x+y=0.00110
无溢出
(3)x=-0.10110
x+y=-0.Will
无溢出
6.(1)x=0.11011
溢出
(2)x=0.10111
x-y=-0.00100
无溢出
(3)x=0.11011
溢出
7.(1)原码阵列
x=0.11011,y=-o.11111符号位:x0@y0=0©1=1原原5
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[x*y]原=1,1101000101
直接补码阵列
(0)11011
(1)00001
(0)11011
(0)OOOOO
(0)00000
(0)00000
(0)00000
0(1)(1)(0)(1)(1)
0(1)(i)(O)(l)(l)11011
1,00101,11011
11111
_________11011
11111
11111
00000
11111
11111
1101000101
11011
*11111_________
―11011
11011
11011
11011
11011
1101000101
[x*y]补=1,00101,non(直接补码阵列不要求)
带求补器的补码阵列
[x]补=011011,[y]补=100001
乘积符号位单独运算0©1=1
尾数部分算前求补输出IX|=11011,|y|=11111
XXY=-O.1101000101
(2)原码阵列
x=-0.11111,y=-0.11011
符号位:xO©y0=1®1=0
[x]补=11111,[y]补=11011
[x*y]补=0,11010,00101
直接补码阵列
[x]补=(1)00001,[y]补=(1)001016
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11111
_________11011
11111
11111
00000
11111
11111
1101000101
[x*y]补=o,11010,ooioi(直接补码阵列不要求)
带求补器的补码阵列
[x]补=100001,[y]补=100101
乘积符号位单独运算1㊉1=0
尾数部分算前求补输出IX|=11111,|y|=11011
XXY=0.1101000101
7
(1)00001
(1)00101
(1)00001
(0)00000
(1)00001
(0)00000
(0)00000
1(0)(0)(0)(0)(1)
100(1)(I)OOO1O
01101OOO1O
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8.(1)符号位Sf=061=1
去掉符号位后:[y']补=00.11111[-y,]补=11.00001去]补=00.11000
0.11000,余数0.00111*25y
0011000
+[~y']补1100001
11110010
―1110010
+[y']补0011111
00100010.1
-0100010
+[~y']补1100001
00000110.11
―0000110
+V]补1100001
11001110.110
―1001110
+[y']补0011111
11011010.1100
―1011010
+[y']补0011111
11110010.11000
(2)符号位Sf=190=1
去掉符号位后:[y']补=00.11001[-y'去卜=11.00111[x']补=00.01011
0001011
+[-y']补1100111
11100100
1100100
+[y']补0011001
11111010.0
1111010
+[y']补0011001
00100110.01
0100110
+[-y']补1100111
00011010.011
0011010
+[~y']补1100111
00000010.0111
♦—-0000010
+]补1100111
11010010.OHIO
8
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y0.01110,余数0.10111*25
9.(1)x=2-011*0.100101,y=2-010*(-0.011110)
[x]浮=11101,0.100101
[y]浮=11110,-0.011110
Ex-Ey=11101+00010=11111
x+y00.010010(1)
+I1.100010
1I.110i00(1)
浮规格化处理:L010010阶码11100
x-y00.010010(1)
+00.0111I0
00110000(1)
-4-4
规格化处理:o.110000阶码
x+y11.110101
十00.010110
00.00101I
11110
x-y=2-2*o.110001
(2)x=2-101*(-0.010110),y=2-100*0.010110
以]浮=11011,-0.010110
[丫]浮=11100,0.010110
Ex-Ey=11011+00100=11111
规格化处理:
x-y11.110101
+11.101010
I1.01II1I
0.101100阶码11010
-6规格化处理:1.011111阶码11100
x-y=-0.100001*2-4
10.(1)Ex=0011,Mx=0.110100
Ey=0100,My=0.100100
Mx*My0.1101
*0.1001
01101
OOOOO
OOOOO
01101
OOOOO
OO111O1O1
9
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规格化:26*0.111011
(2)Ex=1110,Mx=0.011010
Ey二0011,My=0.111100
Ez=Ex-Ey=1110+1101=1011
[Mx]补=00.011010
Ci+1◄—FA----Ci
AiBi
Ci+l◄—FA—Ci
AiBi
Ci+l◄—FA—Ci
It
AiBi
Ci+l1<-FA—Ci
tr
AiBi
00011010
+[-My]11000100
110111100
10111100
+[My]00111100
Illi10000.0
11110000
+[My]00111100
001011000.01
01011000
十[-My]11000100
000I11000.011
00111000
十[-My]11000100
111111000.0110
Mill000
+[My]00111100
001101000.01101
01I01000
+[-My]11000100
001011000.01101
商=0.110110*2-6,余数=0.101100*2-611.
4位加法器如上图,
CiAiBiAiCi1BiCi1
AiBi(AiBi)Ci1
AiBi(AiBi)Ci1
(1)串行进位方式
Cl=G1+P1C0其中:G1=A1B1Pl=Al©Bl(Al+Bl也对)C2=G2+P2C1G2=A2B2
P2=A2®B2C3=G3+P3C2G3=A3B3P3=A3®B3lOkhdaw课后答案网
C4=G4+P4C3G4=A4B4P4=A4®B4
(2)并行进位方式
Cl=G1+P1CO
C2=G2+P2G1+P2P1C0
C3=G3+P3G2+P3P2G1+P3P2P1C0
C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0
12.(1)组成最低四位的74181进位输出为:
C4=Cn+4=G+PCn=G+PCO,CO为向第0位进位
其中,G=y3+y2x3+ylx2x3+y0x1x2x3,P=x0xlx2x3,所以
C5=y4+x4C4
C6=y5+x5C5=y5+x5y4+x5x4C4
(2)设标准门延迟时间为T,“与或非”门延迟时间为L5T,则进位信号CO,由最低位
传送至C6需经一个反相器、两级“与或非”门,故产生CO的最长延迟时间为
T+2*l.5T=4T
(3)最长求和时间应从施加操作数到ALU算起:第一片74181有3级“与或非”门(产
生控制参数xO,yO,Cn+4),第二、三片74181共2级反相器和2级“与或非”门(进位
链),第四片74181求和逻辑(1级与或非门和1级半加器,设其延迟时间为3T),故总
的加法时间为:
tO=3*1.5T+2T+2*1.5T+1.5T+3T=14T
13.串行状态下:
Cl=G1+P1CO
C2=G2+P2C1
C3=G3+P3C2
C4=G4+P4C3
并行状态下:
Cl=G1+P1C0
C2=G2+P2C1=G2+P2G1+P2P1C0
C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0
C4=G4+P4C3=G4+P4P3c2+P4P3P2C1+P4P3P2P1C0
14.设余三码编码的两个运算数为Xi和Yi,第一次用二进制加法求和运算的和数为
Si',进
位为Ci+『,校正后所得的余三码和数为Si,进位为Ci+1,则有:
Xi=Xi3Xi2XilXiO
Yi=Yi3Yi2YilYiO
Si'=Si3'Si2'Sil'SiO'11
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i3i3i2i2ilili010
当1时,Si=*'+00111
l并产生CR
当G+「=o时,Si=Si'+iioiJ
15.
第三章
1.(1)24M字节8
1024K*32(2)2*48片512K*8
(3)1位地址作芯片选择
2.(1)20*32226*64
220*642664个模块
(2)220*64
210*28*1616
每个模块要16个DRAM芯片
(3)64*16=1024块
由高位地址选模块
3.(1)根据题意,存储总容量为64KB,故地址总线需16位。现使用16K*8位DRAM芯
片,
共需16片。芯片本身地址线占14位,所以采用位并联与地址串联相结合的方法来组成
整个存储器,其组成逻辑图如图所示,其中使用一片2:4译码器。
(2)根据已知条件,CPU在lus内至少访存一次,而整个存储器的平均读/写周期为
0.5us,如果采用集中刷新,有64us的死时间,肯定不行
如果采用分散刷新,则每lus只能访存一次,也不行
所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成,刷新时只对128行进行异步方
式刷新,则刷新间隔为2ms/128=15.6us,可取刷新信号周期15us。
刷新一遍所用时间=15usX128=1.92ms
12
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128K*832片
(3)如果选择•个行地址进行刷新,刷新地址为A0-A8,因此这一行上的2048个存储元
同
时进行刷新,即在8ms内进行512个周期。刷新方式可采用:在8ms中进行512次刷新
操作的集中刷新方式,或按8ms/512=15.5us刷新一次的异步刷新方式。
5.所设计的存储器单元数为1M,字长为32,故地址长度为20位(A19〜A0),所用芯
片存储单元数为256K,字长为16位,故占用的地址长度为18位(A17~A0)。由此可用位
并联方式与地址串联方式相结合的方法组成组成整个存储器,共8片•RAM芯片,并使用一
片2:4译码器。其存储器结构如图所示。
13
(2)系统地址128K=217,所以地址寄存器17位(3)共需要8片(4)组成框图
如下
7.(1)组内地址用A12〜AO
(2)小组译码器使用3:8译码器
(3)RAM1、RAM5各用两片8K*8
ROM
RAM।
RAM2
RAMJ
RAM4
RAM5
的芯片位并联连接
OOOOII
4000II
6000H
8000H
AOOOH
14C000HEOOOH
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1315
8.顺序存储器和交叉存储器连续读出m=8个字的信息总量都是:
q=64位*8=512位
顺序存储器和交叉存储器连续读出8个字所需的时间分别是:
tl=mT=8*100ns=8*10-7s
t2T(m1)100ns7*50ns450ns4.5*107ns
顺序存储器和交叉存储器的带宽分别是:
W1q/tl512(8*107)64107[位/s]
W2q/t2512(4.5*107)113.8107[位/s]
9.cache的命中率
H
NcNcNm
24040
2420242080
0.968
r
TmTc
6
cache/主存系统效率e为
e
lr(1r)H
*100%
1
6(16)*0.968
*100%86.2%
平均访问时间Ta为Ta
Tee
40ns0.862ns
46.4ns
10.h*tc+(l-h)*tm=tah
tatmtctm
5020040200
93.75%
11.虚拟地址为30位,物理地址为22位。页表长度:
1GB4KB
256K
12.虚拟存储器借助于磁盘等辅助存储器来扩大主存容量,使之为更大或更多的程序所
使用。在此例中,若用户不具有虚存,则无法正常运行程序,而具有了虚存,则很好地解
决了这个问题。
13.设取指周期为T,总线传送周期为I,指令执行时间为tO(l)t=(T+5T+6t0)*80
=80T+400T+480tO(2)t=(T+7T+8t0)*60=60T+420T+480tO故不相等。
页而0124230213
访问
序列
a0124230713
b012423021
c01142302
命中命中
15.D16.C
卜6
第四章
1.不合理。指令最好半字长或单字长,设16位比较合适。2.
单操作数指令为:28-nrn条3.(1)RR型指令(2)寄存器寻址
(3)单字长二地址指令
(4)操作码字段0P可以指定26=64种操作
4.(1)双字长二地址指令,用于访问存储器。操作码字段可指定64种操作。(2)RS型指
令,一个操作数在通用寄存器(共16个),另一个操作数在主存中。
(3)有效地址可通过变址寻址求得,即有效地址等于变址寄存器(共16个)内容加上位
移
里。
5.(1)双操作数指令(2)23=8种寻址方式(3)24=16种操作6.(1)直接寻址方式⑵相
对寻址方式(3)变址寻址方式(4)基址寻址方式16
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(5)间接寻址方式
(6)变址间接寻址方式
7.40条指令需占6位,26=64,剩余24条可作为扩充
4种寻址方式需占2位
剩余8位作为地址
X=00直接寻址方式E=D
X=01立即寻址方式
X=10变址寻址方式E=(R)+D
X=00页面寻址方式
OP(6)R(4)D(22)
E=PCH-D
X=01立即寻址方式
X=10直接寻址方式E=D
(2)PC高8位形成主存256个页面,每页1M
2564K个单元
(3)寻址模式*=11尚未使用,故可增加种寻址方式。由于CPU中给定的寄存器中尚
可使用PC,故可增加相对寻址方式,其有效地址E=PC+D,如不用相对寻址,还可使用
间接寻址,此时有效地址E=(D)。当位移量变成23位时,寻址模式变成3位,可有更
多的寻址方式。
9.16个通用寄存器占4位,64种操作占6位,剩下22位用于存储器地址,
采用R为基址寄存器寻址,地址=(R)+D
当基址最大,D也是最大的时候,寻址能力最大
而寄存器是32位的,
故最大存储空间是232+222=4GB+4MB。
10、11、12、13、
14.C
15.(1)寄存器
(2)寄存器间接
(3)立即
(4)直接
(5)相对、基值、变址
第五章
1.IR、AR、DR、AC
2.STARI,(R2)17
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R3(hGARj
R/W=R
DRy.G»ROj
PC->AR
M->DR
DR->IR
R;->A1\
DR->M
/
3.LDA(R3),RO
4.
PC。,QARj
R/W=R
DR。,GARj
R2().GARj
R1().QDRi
R/fV=W
18
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5.节拍脉冲Tl,T2,T3的宽度实际上等于时钟脉冲的周期或是它的倍数。此处T1二T2
=200ns,T3=400ns,所以主脉冲源的频率应为f
IT
5MHzo
为了消除节拍脉冲上的毛刺,环形脉冲发生器采用移位寄存器形式。图中画出了题目要
求的逻辑电路图与时序信号关系图。根据时序信号关系,Tl,T2,T3三个节拍脉冲的逻辑
表达式如下:
T1C1*C2T
2C2T3T1
T1用与门实现,T2和T3则用C2的Q端和Cl的Q端加非门实现,其目的在于保持信号
输出时延时间的一致性并与环形脉冲发生器隔离。
T3T2T119
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123456
C4
C1
C2
C3
T1
T2
T36.(80*31)*32
8964字节
7.M二G
S3=H+D+F
S2=A+B+H+D+E+F+G
SI=A+B+F+G
C=H+D+Ey+Fy+G"
8.经分析,(d,i,j)和(e,f,h)可分别组成两个小组或两个字段,然后进行译
码,可得六个微命令信号,剩下的a,b,c,g四个微命令信号可进行直接控制,其整个
控制字段组成如下:
abcgOld
10i10f
11j11h
********
9.Pl=L按IR6、IR5转移
P2=1,按进位C转移
10.(1)将C,D两个暂存器直接接到ALU的A,B两个输入端上。与此同时,除C,D
外,
其余7个寄存器都双向接到单总线上。
20
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(2)
取指取源操作数
取目的操作数
加
存回
修改
送回继指令地址
11.(1)假设判别测试字段中每一位作为•个判别标志,那么由于有4个转移条件,故
该字段
为4位。下地址字段为9位,因为控存容量为512单元。微命令字段则是(48-4-9)
=35位。
(2)对应上述微指令格式的微程序控制器逻辑框图如图所示。其中微地址寄存器对应下
地
址字,P字段即为判别测试字段,控制字段即为微命令字段,后两部分组成微指令寄存
器。地址转移逻辑的输入是指令寄存器的0P码、各种状态条件以及判别测试字段所给的
判别标志(某一位为1),其输出修改微地址寄存器的适当位数,从而实现微程序的分支
转移。就是说,此处微指令的后继地址采用断定方式。
12.(1)流水线的操作周期应按各步操作的最大时间来考虑,即流水线时钟周期性
max{i}100ns
(2)遇到数据相关时,就停顿第2条指令的执行,直到前面指令的结果已经产生,因此
至
少需要延迟2个时钟周期。
(3)如果在硬件设计上加以改进,如采用专用通路技术,就可使流水线不发生停顿。
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13.(1)
123451516
时间TWBMEMEXIDIF,,
0tlt2t3t4t5t6t7t8t9tl9t20
(2)Hn(Kn1)20
(5201)*100*1098.33*106条/秒(3)S
14.
空间STsTpnK(Kn1)20*520514.17
I2I1TO
I2I1EX
IDI2I1IFI时间TI21
空间S12345678非流水线时间图
WB
IEX
IDI1I2IFIII123I1I2I3I4I5I2I3I4I5I3I4I5I4I5时间T流水线时间图
12345678
如上两图所示,执行相同的指令,在8个单位时间内,流水计算机完成5条指令,而非
流水计算机只完成2条,显然,流水计算机比非流水计算机有更高的吞吐量。
15.证:设n条指令,K级流水,每次流水时间T
则用流水实现Tp=KT+(n-l)T
Hpn
Tp非流水实现Ts=KTnHsnTsn
Hp
IlsKnKnKTpTsnTpK(n-1)KnIK1lTsn22
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n->8时,Hp
Hs
n=l时,Up
Ils1,则可见n>l时Ts>Tp,故流水线有更高吞吐量
16.(1)写后读RAW
(2)读后写WAR
(3)写后写WAW
17.(1)
执行段
I,
13
[51|
16
16
写回段
工।
I,L
心
I.
Is
16
FDEV
FDEEW
FDEEEV
FDEEV
4FDEW
*FDEEV
译码段1
1:
12
16
取/存加法器乘法器
(2)23
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第六章
1.单总线结构:它是一组总线连接整个计算机系统的各大功能部件,各大部件之间的
所有的信息传送都通过这组总线。其结构如图所示。单总线的优点是允许I/O设备之间或
I/O设备与内存之间直接交换信息,只需CPU分配总线使用权,不需要CPU干预信息的交
换。所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连
接在一组总线上,所以总线的负载很重,可能使其吞量达到饱和甚至不能胜任的程度。故
多为小型机和微型机采用。
设备接•••设备接
双总线结构:它有两条总线,一条是内存总线,用于CPU、内存和通道之间进行数据传
送;另一条是I/O总线,用于多个外围设备与通道之间进行数据传送。其结构如图所示。
双总线结构中,通道是计算机系统中的个独立部件,使CPU的效率大为提高,并可以实
现形式多样而更为复杂的数据传送。双总线的优点是以增加通道这一设备为代价的,通道
实际上是一台具有特殊功能的处理器,所以双总线通常在大、中型计算机中采用。
三总线结构:即在计算机系统各部件之间采用三条各自独的总线来构成信息通路。这
三条总线是:内存总线,输入/输出(I/O)总线和直接内存访问(DMA)总线,如图所
示。内存总线用于CPU和内存之间传送地址、数据的控制信息;I/O总线供CPU和各类外
设之间通讯用;DMA总线使内存和高速外设之间直接传送数据。一般来说,在三总线系统
中,任一时刻只使用一种总线;但若使用多入口存储器,内存总线可与DMA总线同时工
作,此时三总线系统可以比单总线系统运行得更快。但是三总线系统中,设备到不能直接
进行信息传送,而必须经过CPU或内存间接传送,所以三总线系统总线的工作效率较低。
CPU
内存
总线
内存
DMA总线接口
磁盘机接口打印机接口显示器I/O总线
2.(1)简化了硬件的设计。从硬件的角度看,面向总线是由总线接口代替了专门的I/O
接口,
由总线规范给出了传输线和信号的规定,并对存储器、I/O设备和CPU如何挂在总线上
都作了具体的规定,所以,面向总线的微型计算机设计只要按照这些规定制作CPU插件、
存储器插件以及I/O插件等,将它们连入总线即可工作,而不必考虑总线的详细操
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作。
(2)简化了系统结构。整个系统结构清晰,连线少,底板连线可以印刷化。
(3)系统扩充性好。一是规模扩充,二是功能扩充。规模扩充仅仅需要多插一些同类型
的
插件;功能扩充仅仅需要按总线标准设计一些新插件。插件插入机器的位置往往没有严
格的限制。这就使系统扩充既简单又快速可靠,而且也便于查错。
(4)系统更新性能好。因为CPU、存储器、I/O接口等都是按总线规约挂到总线上的,因
而
只要总线设计恰当,可以随时随着处理器芯片以及其他有关芯片的进展设计新的插件,
新的插件插到底板匕对系统进行更新,而这种更新只需更新需要更新的插件,其他插件和
底板连线一般不需更改。
3.“A”的ASCH码为41H=01000001B,1的个数为偶数,故校验位为0;“8”的
ASCII
码为38H=00111000B,1的个数为奇数,故校验位为E
停起数数数数数数数数校停起数数数数数数数数校停
止始据据据据据据据据验止始据据据据据据据据验止
/JL./工I工/-X./-X./-X./JL./JL./JL./JL-.I工/-X./工
4.
5.0123456701234567
D
中
央
仲7v
裁
器设备接LIO设备接口1设备接Un
BGzrr
6.A
中
BG-n
央BRix
BG~
仲
裁Btn
器
设备接口0设备接口1
7.,,,,,,,,,,25
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AB仲裁AB总线AB
8.C
9.B、A、C
10.A
11.D
12.A
13.
14.D.C、A、B
15.B>A、E、D>C
16.C.A、B、D、E
17.PCI总线上有HOST桥、PCI/LAGACY总线桥、PCI/PCI桥。桥在PCI总线体系结构中
起着重要作用,它连接两条总线,使彼此间相互通信。桥是一个总线转换部件,可以把
一条总线的地址空间映射到另一条总线的地址空间上,从而使系统中任意一个总线主设备
都能看到同样的一份地址表。桥可以实现总线间的猝发式传送,可使所有的存取都按CPU
的需要出现在总线上。由上可见,以桥连接实现的PCI总线结构具有很好的扩充性和兼容
性,允许多条总线并行工作。
18.分布式仲裁不需要中央仲裁器,每个潜在的主方功能模块都有自己的仲裁号和仲裁
器。
当它们有总线请求时,把它们唯一的仲裁号发送到共享的仲裁总线上,每个仲裁器将仲
裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大,则它的总线请求不予响
应,并撤消它的仲裁号。最后,获胜者的仲裁号保留在仲裁总线上,分布式仲裁是以优先
级仲裁策略为基础。
26
AB仲裁AB总线AB
_n_TLn_n_
ji_______
j_i_______
19.总线的•次信息传送过程,大致可分为:请求总线,总线仲裁,寻址,信息传送,
状态返回。
总线时钟
启动信号
读命令
地址线
数据线
认可
20.70*8=560MHz/s地址数据
第七章
1.D
2.C、D、C、A
3.(1)32*12*2=768字节
(2)3000*12*16=576000位=72000字节
(3)
(4)50*(11+1)*(32+6)*(16+4)*(12+4)=7.3MIlz
4.(1)80*25*1=2000B
80*25*60=1.2*105字符/s
带宽>1.2*105字符/s
(2)60*(7+1)*(80+34)*(7+1)*(25+7)=14MHz
点计数器:8
27
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字计数器:114
行计数器:8
排计数器:32
(3)
5.1024*1024*256
8*81MB
6.2*40*9*512=360KB
7.设读写一块信息所需总时间为tB,平均找道时间为ts,平均等待时间为tl,读写一
块信息
的传输时间为tm,则
tB=ts+tl+tm
假设磁盘以每秒r转速率旋转,每条磁道容量为N个字,则数据传输率=rN个字/秒。
又假设每块的字数为n,因而一旦读写头定位在该块始端,就能在tm(n/rN)秒的时
间中传输完毕。
tl是磁盘旋转半周的时间,tl=(l/2r)秒。由此可得:
tBts12rn
rN[秒]
8.(1)275*12288*4=12.89MB
(2)
(3)
(4)
(5)
台号柱面(磁道)号盘面(磁头)号扇区号
161514654303000601**12288600KB/s60*100010ms23000
此地址格式表示有4
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